维普资讯 http://www.cqvip.com 设计技术／／ 王 厶 ｆ】［ 圣】＿～ ＼ 团圈 ■北京航空航天大学夏宇闻 Ｖｅｒｉｌｏｇ基本知识Ｖｅｒｉｌｏｇ ＨＤＬ设计复杂数字电路的优势 传统电路原理图输入法 （下） 设计的周期长，需要专门的设计工具，需手工布线等缺 陷。而采用Ｖｅｒｉｌｏｇ输入法时，由于Ｖｅｒｉｌｏｇ ＨＤＬ的标准 几十年前，当时所做的复杂数字逻辑电路及系统的 化，可以很容易地把完成的设计移植到不同的厂家的不 设计规模比较小也比较简单，其中所用到的ＦＰＧＡ或 同的芯片中去，并在不同规模应用时可以较容易地作修 ＡＳＩＣ设计工作往往只能采用厂家提供的专用电路图输入 改。这不仅是因为用Ｖｅｒｉｌｏｇ ＨＤＬ所完成的设计，它的信 工具来进行。为了满足设计性能指标，工程师往往需要花 号位数是很容易改变的，可以很容易地对它进行修改，来 好几天或更长的时间进行艰苦的手工布线。工程师还得 适应不同规模的应用，在仿真验证时，仿真测试矢量还可 非常熟悉所选器件的内部结构和外部引线特点，才能达 以用同一种描述语言来完成，而且还因为采用Ｖｅｒｉｌｏｇ 到设计要求。这种低水平的设计方法大大延长了设计周 ＨＤＬ综合器生成的数字逻辑是一种标准的电子设计互换 期。 格式（ＥＤＩＦ）文件，于所采用的实现工艺。有关工艺 近年来，ＦＰＧＡ和ＡＳＩＣ的设计在规模和复杂度方面 参数的描述可以通过Ｖｅｒｉｌｏｇ ＨＤＬ提供的属性包括进去， 不断取得进展，而对逻辑电路及系统的设计的时间要求 然后利用不同厂家的布局布线工具，在不同工艺的芯片 却越来越短。这些因素促使设计人员采用高水准的设计 上实现。 工具，如：硬件描述语言（Ｖｅｒｉｌｏｇ ＨＤＬ或ＶＨＤＬ）来进行 设计。 采用Ｖｅｒｉｌｏｇ输入法最大的优点是其与工艺无关性。 这使得工程师在功能设计、逻辑验证阶段，可以不必过多 Ｖｅｒｉｌｏｇ ＨＤＬ与传统电路原理图输入法的比较 考虑门级及工艺实现的具体细节，只需要利用系统设计 如前所述，采用电路原理图输入法进行设计，具有 时对芯片的要求，施加不同的约束条件，即可设计出实际 维普资讯 http://www.cqvip.com 、，， ＼ ， ，技术 ／ ＨＤＬ的推广和发展。由于Ｖｅｒｉｌｏｇ ＨＤＬ设计方法的与工 就允许多个设计者同时设计一个硬件系统中的不同模块， 艺无关性，因而大大提高了Ｖｅｒｉｌｏｇ模型的可重用性。功 其中每个设计者负责自己所承担的部分；而由上一层设 能经过验证的、可综合的、实现后电路结构总门数在５０００ 计师对其下层设计者完成的设计用行为级上层模块对其 门以上的Ｖｅｒｉｌｏｇ ＨＤＬ模型称之为“软核”（Ｓｏｆｔ Ｃｏｒｅ）。 所做的设计进行验证。为了提高设计质量，如果其中有一 而把由软核构成的器件称为虚拟器件，在新电路的研制过 部分模块可由商业渠道得到，可以购买它们的知识产权 程中，软核和虚拟器件可以很容易地借助ＥＤＡ综合工具 的使用权（ＩＰ核的重用），以节省时间和开发经费。图ｌ一 与其它外部逻辑结合为一体。这样，软核和虚拟器件的重 ３为自顶向下（ＴＯＰ—ＤＯＷＮ）的示意图，以设计树的形式 用性就可大大缩短设计周期，加快了复杂电路的设计。目 绘出。 前国际上有一个叫作虚拟接口联盟的组织（Ｖｉｒｔｕａｌ Ｓｏｃｋｅｔ 自顶向下的设计（即ＴＯＰ—ＤＯＷＮ设计）是从系统级 Ｉｎｔｅｒｆａｃｅ Ａｌｌｉａｎｃｅ）来协调这方面的工作。 开始，把系统划分为基本单元，然后再把每个基本单元划 软核、固核和硬核的概念以及重用 （Ｆｉｒｍ Ｃｏｒｅ）￣硬核（Ｈａｒｄ Ｃｏｒｅ）的概念。在某一种现场可 分为下一层次的基本单元，一直这样做下去，直到可以直 对于设计开发整机电子产品的单位和个人来说，新 上一节中介绍了软核的概念，下面再介绍一下固核 接用ＥＤＡ元件库中的基本元件来实现为止。 编程门阵列（ＦＰＧＡ）器件上实现的，经验证是正确的总门 产品的开发总是从系统设计人手，先进行方案的总体论 数在５０００门以上电路结构编码文件，称之为“固核”。在 证、功能描述、任务和指标的分配。随着系统变得复杂和 某一种专用集成电路（ＡＳＩＣ）器件上实现的经验证是正确 庞大，特别需要在样机问世之前，对产品的全貌有一定的 的总门数在５０００１＂３以上的电路结构版图掩膜，称之为“硬 预见性。目前，ＥＤＡ技术的发展使得设计师有可能实现 核”。 真正的自顶向下的设计。 显而易见，在具体实现手段和工艺技术尚未确定的 逻辑设计阶段，软核具有最大的灵活性，它可以很容易地 层次管理的基本概念 复杂数字逻辑电路和系统的层次化、结构化设计隐 借助ＥＤＡ综合工具与其它外部逻辑结合为一体。当然，由 含着对系统硬件设计方案的逐次分解。在设计过程中的 于实现技术的不确定性，有可能要作一些改动以适应相 任意层次，至少得有一种形式来描述硬件。硬件的描述特 应的工艺。相比之下固核和硬核与其它外部逻辑结合为 别是行为描述通常称为行为建模。在集成电路设计的每 一体的灵活性要差得多，特别是电路实现工艺技术改变 一层次，硬件可以分为一些模块，该层次的硬件结构由这 时更是如此。而近年来电路实现工艺技术的发展是相当 些模块的互连描述，该层次的硬件的行为由这些模块的 迅速的，为了逻辑电路设计成果的积累，和更快更好地设 行为描述。这些模块称为该层次的基本单元。而该层次的 计更大规模的电路，发展软核的设计和推广软核的重用 基本单元又由下一层次的基本单元互连而成。如此下去， 技术是非常有必要的。新一代的数字逻辑电路设计师必 完整的硬件设计就可以由图１．３所示的设计树描述。在这 须掌握这方面的知识和技术。 个设计树上，节点对应着该层次上基本单元的行为描述， 树枝对应着基本单元的结构分解。在不同的层次都可以 Ｖｅｒｉｌｏｇ ＨＤＬ设计流程简介 自顶向下（Ｔｏｐ－Ｄｏｗｎ）设计的基本概念 进行仿真以对设计思想进行验证。ＥＤＡ工具提供了有效 的手段来管理错综复杂的层次，即可以很方便地查看某 现代集成电路制造工艺技术的改进，使得在一个芯 一层次某模块的源代码或电路图以改正仿真时发现的错 片上集成数十万乃至数千万个器件成为可能。但很难设 误。 想仅由一个设计师设计如此大规模的电路而不出现 错误。利用层次化、结构化的设计方法，一个完整的硬件 具体模块设计编译和仿真过程 在不同的层次做具体模块的设计所用的方法也有所 设计任务首先由总设计师（Ａｒｃｈｉｔｅｃｔ）划分为若干个可操作 不同，在高层次上往往编写一些行为级的模块通过仿真 的模块，编制出相应的模型（行为的或结构的），通过仿 加以验证，其主要目的是系统性能的总体考虑和各模块 真加以验证后，再把这些模块分配给下一层的设计师。这 的指标分配，并非具体电路的实现。因而综合及其以后的 Ｉ＿＿■●●＿＿■一奠奠． ｎｎ ．．ｎ Ｄ ……－Ｉ－ ．Ｉ－丘毒ｊ￡ 川一 口 ．－＾…．＾一Ｉ………■……■Ｉ…Ｉ¨—． ●● 维普资讯 http://www.cqvip.com 技术／／ ～ ＼ 步骤往往不需进行。而当设计的层次比较接近底层时，行 要仿真和调试过程是在高层次完成的所以能够早期发现 为描述往往需要用电路逻辑来实现。这时的模块不仅需 结构设计上的错误，避免设计工作的浪费，同时也减少了 要通过仿真加以验证，还需进行综合、优化、布线和后仿 逻辑仿真的工作量。自顶向下的设计方法方便了从系统 真。总之具体电路是从底向上逐步实现的。ＥＤＡ工具往 级划分和管理整个项目，使得几十万门甚至几千万门规 往不仅支持ＨＤＬ描述也支持电路图输入，有效地利用这 模的复杂数字电路的设计成为可能，并可减少设计人员， 两种方法是提高设计效率的办法之一。图１—４的流程图简 避免不必要的重复设计，提高了设计的一次成功率。 要地说明了模块的编译和测试过程： 从底向上的设计在某种意义上讲可以看作上述ＴＯＰ— 可以看出，模块设计流程主要由两大主要功能部分 ＤＯＷＮ设计的逆过程。虽然设计也是从系统级开始，即 组成： 从设计树的树根开始对设计进行逐次划分，但划分时首 １）设计开发：即从编写设计文件一综合到布局布线 先考虑的是单元是否存在，即设计划分过程必须从存在 一投片生产这样一系列步骤。 的基本单元出发，设计树最末枝上的单元要么是已经制 外购得到的单元。 ２）设计验证：也就是进行各种仿真的一系列步骤， 造出的单元，要么是其它项目已开发好的单元或者是可 如果在仿真过程中发现问题就返回设计输入进行修改。 优化、映象、和布局布线 自顶向下的设计过程中在每一层次划分时都要对某 由于各种ＡＳＩＣ和ＦＰＦＡ器件的工艺各不相同，因而 些目标作优化，ＴＯＰ—ＤＯＷＮ的设计过程是理想的设计过 当用不同厂家的不同器件来实现已验证的逻辑网表（ＥＤＩＦ 程，它的缺点是得到的最小单元不标准，制造成本可 文件）时，就需要不同的基本单元库与布线延迟模型与之 高。从底向上的设计过程全采用标准基本单元，通常 对应才能进行准确的优化、映象、和布局布线。基本单元 经济，但有时可能不能满足一些特定的指标要求。复 ２００２．１０．Ｂ・耄号座品ｔ豢￣．ｅｄｗ．ｃｏｍ．ｃｎ・８ｇ 维普资讯 http://www.cqvip.com ＼＼ ， 技术 、、 ＼、． ＿，／ 字逻辑电路和系统的设计过程通常是这两种设计方法的 ６．硬件描述语言可以用哪两种方式参与复杂数字电 结合，设计时需要考虑多个目标的综合平衡。一 附：思考题 １．什么是硬件描述语言？它的主要作用是什么？ ２．目前世界上符合ＩＥＥＥ标准的硬件描述语言有哪两 路的设计？ ７．用硬件描述语言设计的数字系统需要经过哪些步 骤才能与具体的电路相对应？ ８．为什么说用硬件描述语言设计的数字逻辑系统具 有最大的灵活性可以映射到任何工艺的电路上？ 种？它门各有什么特点？ ３，什么情况下需要采用硬件描述语言的设计方法？ ４．采用硬件描述语言设计方法的优点是什么？有什 么缺点？ ９，软核是什么？虚拟器件是什么？它们的作用是什 么？ １０，固核是什么？硬核是什么？与软核相比它们各有 什么特点？各适用于什么场合？ ５．简单叙述一下利用ＥＤＡＪ－具并采用硬件描述语言 （ＨＤＬ）的设计方法和流程。 系 ｌ１．简Ｌ￣ＴＯＰ—ＤＯＷＮ设计方法和硬件描述语言的关 ．１＝● Ⅱ说，可以使信号Ｉ■●■■一 ／０的密度提高到６５％。 路板制造过程中所使用的自动插装机器，目前还存在一 近来，芯片级封装，或者晶圆级封装的应用日益普 些问题，不能适应这样小的器件。此外，尽管这项工艺技 及。在这样的封装形式中，芯片成为封装的一部分，接触 术已经有了几年的历史，但是有一些厂商仍然认为它是 的突起就直接被安置在晶圆片上。这些突起随后就起着 一种新的工艺技术。 和线路板的连接作用。随后再将芯片划分开，成为最终的 Ｃａｄｅｎｃｅ Ｄｅｓｉｇｎ Ｓｙｓｔｅｍ￣司认为，在从硅到封装，再 器件。这里不再存在通常在封装外壳中所看见的封盖。这 到线路板的整个设计流程中，Ｉｃ的封装设计起着关键性 类封装由于在芯片和线路板之间寄生参量比较小，因而 的作用。因此该公司推出了两项新工具，以帮助设计师们 也改进了器件的性能。 能够更方便地进行Ｉｃ封装设计与分析，也能更方便地进 行线路板设计。这两项工具为：先进封装设计工具ＡＰＤ 芯片的堆叠 Ｉｎｔｅｇｒａｔｅｄ Ｓｉｌｉｃｏｎ Ｓｏｌｕｔｉｏｎ公司采用堆叠存储器技术 和先进封装工程工具（ＡＰＥ）。 ＡＰＥ具中包括有处理Ｉｃ特性表征、Ｉｃ分析以及模 开发了一系列采用多芯片封装的产品。其中包括ＮＯＲ型 型提取等方面的资源；可以帮助设计师在物理连接、衬底 的闪存和ＳＲＡＭ相结合的产品。最终形成的器件封装在 技术等方面做出决断。这样的组合考虑，有望实现Ｉ／Ｏ缓 具有微细节距的球栅阵列（ｆＢＧＡ）封装内。现有的产品中， 冲器的性能。由于利用汇总的方法，综合考虑了从硅到封 闪存的容量可以高达６４ Ｍｂｉｔ，ＳＲＡＭ的容量可达８ Ｍｂｉｔ。 装，再从封装到线路板，然后再返回封装整个路径，因此 供电电压和Ｉ／Ｏ电压范围为２、７到３＿３ Ｖ。这样的多芯片 做出的决定，可以减少交叉串扰、延迟，以及由于同时进 封装ＭＣＰ产品，具有比较低的待机功率消耗，ＳＲＡＭ的 行状态变化引起的噪音等方面，或者其它损害信号等原 待机电流仅为５ｇＡ，闪存的待机电流仅为０ ２ｇＡ。 ＣａｌｉｆｏｒｎｉａＭｉｃｒｏＤｅｖｉｃｅｓ（ＣＭＤ）公司生产的芯片级封 装产品，具有ｌ５个连接突起。整个器件的外形只有ｌ、３× 因的影响。 ＡＰＤ工具则采用条件驱动的方法，为全面考虑 复杂的高连接线密度的封装的物理设计提供了布图设计 ３ｍｍ。该公司声称可以根据客户的要求，将器件做得更 环境。ＡＰＤ工具包括了设计单芯片和多芯片各种封装的 小一些，或者更大一些。目前，公司集中精力缩小器件占 特点和全部功能要求。支持几乎所有一切普遍采用的封 用线路板的面积，而能够达到的缩小程度，仅仅取决于晶 装形式，例如ＰＧＡ，ＱＦＰ，ＢＧＡ，微型ＢＧＡ，芯片级封 圆片本身。 装，也包括倒装芯片粘接，和键合引出线的芯片粘接等芯 目前对于是否采用芯片级的封装，还存在一些阻力； 片粘接方法。■ 阻力主要来自系统组装方面，因为器件实在太小了，在线 ｌ —＿ａｎ． ｎｎ １ｎ口．毒卫毒芝．．卜１窖 －－＾－＾－Ｊ＾，．Ⅲ＾＾ｍ＾＾
